日期:2014-05-20 11:02
这样可以尽可能精确预测抖动因素。通过这些参数和进行自动化设计规则检查(DRC)，从第(3)步到第(7)步的最大延迟为74.5毫秒，这样的设计检查可以通过。这是最坏情况的测试，设计人员要相信路径延迟永远不会比这更糟，实际上会好很多。
VSACOM时序分析工具给出的典型时序报告，显示DRC违规情况
图3给出了一个典型的时序报告，其中信号路径违规以红色突出显示。整体的总线利用率显示在表的顶部（3.69%）。
汽车通信矩阵合成
汽车网络时序安排的总体定义通常存储在作为中央网关ECU一部分的通信矩阵中。明导所开